Logisim/Lab7.circ

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6.4 KiB
XML

<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="2.7.1" version="1.0">
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<lib desc="#Wiring" name="0"/>
<lib desc="#Gates" name="1"/>
<lib desc="#Plexers" name="2"/>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="ROM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#Base" name="6">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
<tool lib="6" map="Button2" name="Menu Tool"/>
<tool lib="6" map="Button3" name="Menu Tool"/>
<tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="6" name="Poke Tool"/>
<tool lib="6" name="Edit Tool"/>
<tool lib="6" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="tristate" val="false"/>
</tool>
<tool lib="0" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</tool>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
</toolbar>
<circuit name="main">
<a name="circuit" val="main"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif plain 12"/>
<wire from="(140,150)" to="(140,220)"/>
<wire from="(140,220)" to="(140,290)"/>
<wire from="(140,290)" to="(140,360)"/>
<wire from="(140,390)" to="(140,460)"/>
<wire from="(140,460)" to="(140,530)"/>
<wire from="(200,190)" to="(200,260)"/>
<wire from="(200,260)" to="(200,330)"/>
<wire from="(200,430)" to="(200,500)"/>
<wire from="(200,500)" to="(200,570)"/>
<wire from="(140,360)" to="(320,360)"/>
<wire from="(340,170)" to="(440,170)"/>
<wire from="(340,240)" to="(440,240)"/>
<wire from="(140,360)" to="(140,390)"/>
<wire from="(350,360)" to="(440,360)"/>
<wire from="(350,410)" to="(440,410)"/>
<wire from="(350,550)" to="(440,550)"/>
<wire from="(350,310)" to="(440,310)"/>
<wire from="(350,480)" to="(440,480)"/>
<wire from="(200,190)" to="(290,190)"/>
<wire from="(200,260)" to="(290,260)"/>
<wire from="(200,330)" to="(290,330)"/>
<wire from="(200,430)" to="(290,430)"/>
<wire from="(200,500)" to="(290,500)"/>
<wire from="(200,330)" to="(200,430)"/>
<wire from="(140,150)" to="(290,150)"/>
<wire from="(140,220)" to="(290,220)"/>
<wire from="(140,290)" to="(290,290)"/>
<wire from="(140,390)" to="(290,390)"/>
<wire from="(140,460)" to="(290,460)"/>
<wire from="(60,90)" to="(140,90)"/>
<wire from="(200,570)" to="(280,570)"/>
<wire from="(60,130)" to="(200,130)"/>
<wire from="(140,530)" to="(280,530)"/>
<wire from="(140,90)" to="(140,150)"/>
<wire from="(200,130)" to="(200,190)"/>
<comp lib="0" loc="(440,170)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="x &amp;&amp; y"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(200,70)" name="Pin">
<a name="facing" val="south"/>
<a name="tristate" val="false"/>
<a name="label" val="y"/>
<a name="labelloc" val="north"/>
</comp>
<comp lib="1" loc="(340,240)" name="OR Gate">
<a name="inputs" val="2"/>
<a name="label" val="OR"/>
</comp>
<comp lib="0" loc="(440,240)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="x || y"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(60,130)" name="Clock">
<a name="highDuration" val="2"/>
<a name="lowDuration" val="2"/>
<a name="label" val="Clock y"/>
</comp>
<comp lib="0" loc="(440,360)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="!x"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(350,310)" name="XOR Gate">
<a name="inputs" val="2"/>
<a name="label" val="XOR"/>
</comp>
<comp lib="0" loc="(440,310)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="x ^ y"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(440,480)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="!(x || y)"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="6" loc="(254,52)" name="Text"/>
<comp lib="6" loc="(346,102)" name="Text">
<a name="text" val="Caleb Fontenot"/>
</comp>
<comp lib="1" loc="(350,360)" name="NOT Gate">
<a name="label" val="NOT"/>
</comp>
<comp lib="0" loc="(440,410)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="!(x &amp;&amp; y)"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(440,550)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="!( ^ y)"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(350,550)" name="XNOR Gate">
<a name="inputs" val="2"/>
<a name="label" val="XNOR"/>
</comp>
<comp lib="0" loc="(60,90)" name="Clock">
<a name="label" val="Clock x"/>
</comp>
<comp lib="0" loc="(140,70)" name="Pin">
<a name="facing" val="south"/>
<a name="tristate" val="false"/>
<a name="label" val="x"/>
<a name="labelloc" val="north"/>
</comp>
<comp lib="1" loc="(340,170)" name="AND Gate">
<a name="inputs" val="2"/>
<a name="label" val="AND"/>
</comp>
<comp lib="1" loc="(350,410)" name="NAND Gate">
<a name="inputs" val="2"/>
<a name="label" val="NAND"/>
</comp>
<comp lib="1" loc="(350,480)" name="NOR Gate">
<a name="inputs" val="2"/>
<a name="label" val="XOR"/>
</comp>
</circuit>
</project>