nce: implement instruction emulation for misaligned memory accesses
Liam
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11b123ba01
commit
bd59934350
@ -0,0 +1,825 @@
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// SPDX-FileCopyrightText: Copyright 2023 yuzu Emulator Project
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// SPDX-FileCopyrightText: Copyright 2023 merryhime <https://mary.rs>
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// SPDX-License-Identifier: GPL-2.0-or-later
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#include "common/bit_cast.h"
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#include "core/arm/nce/interpreter_visitor.h"
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#include <dynarmic/frontend/A64/decoder/a64.h>
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namespace Core {
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template <u32 BitSize>
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u64 SignExtendToLong(u64 value) {
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u64 mask = 1ULL << (BitSize - 1);
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value &= (1ULL << BitSize) - 1;
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return (value ^ mask) - mask;
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}
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static u64 SignExtendToLong(u64 value, u64 bitsize) {
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switch (bitsize) {
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case 8:
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return SignExtendToLong<8>(value);
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case 16:
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return SignExtendToLong<16>(value);
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|
case 32:
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return SignExtendToLong<32>(value);
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default:
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return value;
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}
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|
}
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template <u64 BitSize>
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u32 SignExtendToWord(u32 value) {
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u32 mask = 1ULL << (BitSize - 1);
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value &= (1ULL << BitSize) - 1;
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||||||
|
return (value ^ mask) - mask;
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|
}
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||||||
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static u32 SignExtendToWord(u32 value, u64 bitsize) {
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||||||
|
switch (bitsize) {
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case 8:
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return SignExtendToWord<8>(value);
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||||||
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case 16:
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return SignExtendToWord<16>(value);
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default:
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return value;
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}
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|
}
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static u64 SignExtend(u64 value, u64 bitsize, u64 regsize) {
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if (regsize == 64) {
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return SignExtendToLong(value, bitsize);
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||||||
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} else {
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return SignExtendToWord(static_cast<u32>(value), bitsize);
|
||||||
|
}
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|
}
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||||||
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static u128 VectorGetElement(u128 value, u64 bitsize) {
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switch (bitsize) {
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case 8:
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|
return {value[0] & ((1ULL << 8) - 1), 0};
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||||||
|
case 16:
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|
return {value[0] & ((1ULL << 16) - 1), 0};
|
||||||
|
case 32:
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||||||
|
return {value[0] & ((1ULL << 32) - 1), 0};
|
||||||
|
case 64:
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||||||
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return {value[0], 0};
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||||||
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default:
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return value;
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}
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|
}
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u64 InterpreterVisitor::ExtendReg(size_t bitsize, Reg reg, Imm<3> option, u8 shift) {
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|
ASSERT(shift <= 4);
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||||||
|
ASSERT(bitsize == 32 || bitsize == 64);
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||||||
|
u64 val = this->GetReg(reg);
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size_t len;
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|
u64 extended;
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bool signed_extend;
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||||||
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switch (option.ZeroExtend()) {
|
||||||
|
case 0b000: { // UXTB
|
||||||
|
val &= ((1ULL << 8) - 1);
|
||||||
|
len = 8;
|
||||||
|
signed_extend = false;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b001: { // UXTH
|
||||||
|
val &= ((1ULL << 16) - 1);
|
||||||
|
len = 16;
|
||||||
|
signed_extend = false;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b010: { // UXTW
|
||||||
|
val &= ((1ULL << 32) - 1);
|
||||||
|
len = 32;
|
||||||
|
signed_extend = false;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b011: { // UXTX
|
||||||
|
len = 64;
|
||||||
|
signed_extend = false;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b100: { // SXTB
|
||||||
|
val &= ((1ULL << 8) - 1);
|
||||||
|
len = 8;
|
||||||
|
signed_extend = true;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b101: { // SXTH
|
||||||
|
val &= ((1ULL << 16) - 1);
|
||||||
|
len = 16;
|
||||||
|
signed_extend = true;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b110: { // SXTW
|
||||||
|
val &= ((1ULL << 32) - 1);
|
||||||
|
len = 32;
|
||||||
|
signed_extend = true;
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case 0b111: { // SXTX
|
||||||
|
len = 64;
|
||||||
|
signed_extend = true;
|
||||||
|
break;
|
||||||
|
}
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||||||
|
default:
|
||||||
|
UNREACHABLE();
|
||||||
|
}
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|
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|
if (len < bitsize && signed_extend) {
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||||||
|
extended = SignExtend(val, len, bitsize);
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||||||
|
} else {
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|
extended = val;
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}
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|
return extended << shift;
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||||||
|
}
|
||||||
|
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|
u128 InterpreterVisitor::GetVec(Vec v) {
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||||||
|
return m_fpsimd_regs[static_cast<u32>(v)];
|
||||||
|
}
|
||||||
|
|
||||||
|
u64 InterpreterVisitor::GetReg(Reg r) {
|
||||||
|
return m_regs[static_cast<u32>(r)];
|
||||||
|
}
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||||||
|
|
||||||
|
u64 InterpreterVisitor::GetSp() {
|
||||||
|
return m_sp;
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|
}
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|
u64 InterpreterVisitor::GetPc() {
|
||||||
|
return m_pc;
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||||||
|
}
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||||||
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||||||
|
void InterpreterVisitor::SetVec(Vec v, u128 value) {
|
||||||
|
m_fpsimd_regs[static_cast<u32>(v)] = value;
|
||||||
|
}
|
||||||
|
|
||||||
|
void InterpreterVisitor::SetReg(Reg r, u64 value) {
|
||||||
|
m_regs[static_cast<u32>(r)] = value;
|
||||||
|
}
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|
|
||||||
|
void InterpreterVisitor::SetSp(u64 value) {
|
||||||
|
m_sp = value;
|
||||||
|
}
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|
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||||||
|
bool InterpreterVisitor::Ordered(size_t size, bool L, bool o0, Reg Rn, Reg Rt) {
|
||||||
|
const auto memop = L ? MemOp::Load : MemOp::Store;
|
||||||
|
const size_t elsize = 8 << size;
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||||||
|
const size_t datasize = elsize;
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|
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|
// Operation
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|
const size_t dbytes = datasize / 8;
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u64 address;
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if (Rn == Reg::SP) {
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||||||
|
address = this->GetSp();
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} else {
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||||||
|
address = this->GetReg(Rn);
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|
}
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||||||
|
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
std::atomic_thread_fence(std::memory_order_seq_cst);
|
||||||
|
u64 value = this->GetReg(Rt);
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||||||
|
m_memory.WriteBlock(address, &value, dbytes);
|
||||||
|
std::atomic_thread_fence(std::memory_order_seq_cst);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u64 value = 0;
|
||||||
|
m_memory.ReadBlock(address, &value, dbytes);
|
||||||
|
this->SetReg(Rt, value);
|
||||||
|
std::atomic_thread_fence(std::memory_order_seq_cst);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
default:
|
||||||
|
UNREACHABLE();
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STLLR(Imm<2> sz, Reg Rn, Reg Rt) {
|
||||||
|
const size_t size = sz.ZeroExtend<size_t>();
|
||||||
|
const bool L = 0;
|
||||||
|
const bool o0 = 0;
|
||||||
|
return this->Ordered(size, L, o0, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STLR(Imm<2> sz, Reg Rn, Reg Rt) {
|
||||||
|
const size_t size = sz.ZeroExtend<size_t>();
|
||||||
|
const bool L = 0;
|
||||||
|
const bool o0 = 1;
|
||||||
|
return this->Ordered(size, L, o0, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDLAR(Imm<2> sz, Reg Rn, Reg Rt) {
|
||||||
|
const size_t size = sz.ZeroExtend<size_t>();
|
||||||
|
const bool L = 1;
|
||||||
|
const bool o0 = 0;
|
||||||
|
return this->Ordered(size, L, o0, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDAR(Imm<2> sz, Reg Rn, Reg Rt) {
|
||||||
|
const size_t size = sz.ZeroExtend<size_t>();
|
||||||
|
const bool L = 1;
|
||||||
|
const bool o0 = 1;
|
||||||
|
return this->Ordered(size, L, o0, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDR_lit_gen(bool opc_0, Imm<19> imm19, Reg Rt) {
|
||||||
|
const size_t size = opc_0 == 0 ? 4 : 8;
|
||||||
|
const s64 offset = Dynarmic::concatenate(imm19, Imm<2>{0}).SignExtend<s64>();
|
||||||
|
const u64 address = this->GetPc() + offset;
|
||||||
|
|
||||||
|
u64 data = 0;
|
||||||
|
m_memory.ReadBlock(address, &data, size);
|
||||||
|
|
||||||
|
this->SetReg(Rt, data);
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDR_lit_fpsimd(Imm<2> opc, Imm<19> imm19, Vec Vt) {
|
||||||
|
if (opc == 0b11) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const u64 size = 4 << opc.ZeroExtend();
|
||||||
|
const u64 offset = imm19.SignExtend<u64>() << 2;
|
||||||
|
const u64 address = this->GetPc() + offset;
|
||||||
|
|
||||||
|
u128 data{};
|
||||||
|
m_memory.ReadBlock(address, &data, size);
|
||||||
|
this->SetVec(Vt, data);
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STP_LDP_gen(Imm<2> opc, bool not_postindex, bool wback, Imm<1> L,
|
||||||
|
Imm<7> imm7, Reg Rt2, Reg Rn, Reg Rt) {
|
||||||
|
if ((L == 0 && opc.Bit<0>() == 1) || opc == 0b11) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const auto memop = L == 1 ? MemOp::Load : MemOp::Store;
|
||||||
|
if (memop == MemOp::Load && wback && (Rt == Rn || Rt2 == Rn) && Rn != Reg::R31) {
|
||||||
|
// Unpredictable instruction
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
if (memop == MemOp::Store && wback && (Rt == Rn || Rt2 == Rn) && Rn != Reg::R31) {
|
||||||
|
// Unpredictable instruction
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
if (memop == MemOp::Load && Rt == Rt2) {
|
||||||
|
// Unpredictable instruction
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
u64 address;
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
address = this->GetSp();
|
||||||
|
} else {
|
||||||
|
address = this->GetReg(Rn);
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool postindex = !not_postindex;
|
||||||
|
const bool signed_ = opc.Bit<0>() != 0;
|
||||||
|
const size_t scale = 2 + opc.Bit<1>();
|
||||||
|
const size_t datasize = 8 << scale;
|
||||||
|
const u64 offset = imm7.SignExtend<u64>() << scale;
|
||||||
|
|
||||||
|
if (!postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
const size_t dbytes = datasize / 8;
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
u64 data1 = this->GetReg(Rt);
|
||||||
|
u64 data2 = this->GetReg(Rt2);
|
||||||
|
m_memory.WriteBlock(address, &data1, dbytes);
|
||||||
|
m_memory.WriteBlock(address + dbytes, &data2, dbytes);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u64 data1 = 0, data2 = 0;
|
||||||
|
m_memory.ReadBlock(address, &data1, dbytes);
|
||||||
|
m_memory.ReadBlock(address + dbytes, &data2, dbytes);
|
||||||
|
if (signed_) {
|
||||||
|
this->SetReg(Rt, SignExtend(data1, datasize, 64));
|
||||||
|
this->SetReg(Rt2, SignExtend(data2, datasize, 64));
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rt, data1);
|
||||||
|
this->SetReg(Rt2, data2);
|
||||||
|
}
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
default:
|
||||||
|
UNREACHABLE();
|
||||||
|
}
|
||||||
|
|
||||||
|
if (wback) {
|
||||||
|
if (postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
this->SetSp(address);
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rn, address);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STP_LDP_fpsimd(Imm<2> opc, bool not_postindex, bool wback, Imm<1> L,
|
||||||
|
Imm<7> imm7, Vec Vt2, Reg Rn, Vec Vt) {
|
||||||
|
if (opc == 0b11) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const auto memop = L == 1 ? MemOp::Load : MemOp::Store;
|
||||||
|
if (memop == MemOp::Load && Vt == Vt2) {
|
||||||
|
// Unpredictable instruction
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
u64 address;
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
address = this->GetSp();
|
||||||
|
} else {
|
||||||
|
address = this->GetReg(Rn);
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool postindex = !not_postindex;
|
||||||
|
const size_t scale = 2 + opc.ZeroExtend<size_t>();
|
||||||
|
const size_t datasize = 8 << scale;
|
||||||
|
const u64 offset = imm7.SignExtend<u64>() << scale;
|
||||||
|
const size_t dbytes = datasize / 8;
|
||||||
|
|
||||||
|
if (!postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
u128 data1 = VectorGetElement(this->GetVec(Vt), datasize);
|
||||||
|
u128 data2 = VectorGetElement(this->GetVec(Vt2), datasize);
|
||||||
|
m_memory.WriteBlock(address, &data1, dbytes);
|
||||||
|
m_memory.WriteBlock(address + dbytes, &data2, dbytes);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u128 data1{}, data2{};
|
||||||
|
m_memory.ReadBlock(address, &data1, dbytes);
|
||||||
|
m_memory.ReadBlock(address + dbytes, &data2, dbytes);
|
||||||
|
this->SetVec(Vt, data1);
|
||||||
|
this->SetVec(Vt2, data2);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
default:
|
||||||
|
UNREACHABLE();
|
||||||
|
}
|
||||||
|
|
||||||
|
if (wback) {
|
||||||
|
if (postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
this->SetSp(address);
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rn, address);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::RegisterImmediate(bool wback, bool postindex, size_t scale, u64 offset,
|
||||||
|
Imm<2> size, Imm<2> opc, Reg Rn, Reg Rt) {
|
||||||
|
MemOp memop;
|
||||||
|
bool signed_ = false;
|
||||||
|
size_t regsize = 0;
|
||||||
|
|
||||||
|
if (opc.Bit<1>() == 0) {
|
||||||
|
memop = opc.Bit<0>() ? MemOp::Load : MemOp::Store;
|
||||||
|
regsize = size == 0b11 ? 64 : 32;
|
||||||
|
signed_ = false;
|
||||||
|
} else if (size == 0b11) {
|
||||||
|
memop = MemOp::Prefetch;
|
||||||
|
ASSERT(!opc.Bit<0>());
|
||||||
|
} else {
|
||||||
|
memop = MemOp::Load;
|
||||||
|
ASSERT(!(size == 0b10 && opc.Bit<0>() == 1));
|
||||||
|
regsize = opc.Bit<0>() ? 32 : 64;
|
||||||
|
signed_ = true;
|
||||||
|
}
|
||||||
|
|
||||||
|
if (memop == MemOp::Load && wback && Rn == Rt && Rn != Reg::R31) {
|
||||||
|
// Unpredictable instruction
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
if (memop == MemOp::Store && wback && Rn == Rt && Rn != Reg::R31) {
|
||||||
|
// Unpredictable instruction
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
u64 address;
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
address = this->GetSp();
|
||||||
|
} else {
|
||||||
|
address = this->GetReg(Rn);
|
||||||
|
}
|
||||||
|
if (!postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
const size_t datasize = 8 << scale;
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
u64 data = this->GetReg(Rt);
|
||||||
|
m_memory.WriteBlock(address, &data, datasize / 8);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u64 data = 0;
|
||||||
|
m_memory.ReadBlock(address, &data, datasize / 8);
|
||||||
|
if (signed_) {
|
||||||
|
this->SetReg(Rt, SignExtend(data, datasize, regsize));
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rt, data);
|
||||||
|
}
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Prefetch:
|
||||||
|
// this->Prefetch(address, Rt)
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
|
||||||
|
if (wback) {
|
||||||
|
if (postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
this->SetSp(address);
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rn, address);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STRx_LDRx_imm_1(Imm<2> size, Imm<2> opc, Imm<9> imm9, bool not_postindex,
|
||||||
|
Reg Rn, Reg Rt) {
|
||||||
|
const bool wback = true;
|
||||||
|
const bool postindex = !not_postindex;
|
||||||
|
const size_t scale = size.ZeroExtend<size_t>();
|
||||||
|
const u64 offset = imm9.SignExtend<u64>();
|
||||||
|
|
||||||
|
return this->RegisterImmediate(wback, postindex, scale, offset, size, opc, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STRx_LDRx_imm_2(Imm<2> size, Imm<2> opc, Imm<12> imm12, Reg Rn, Reg Rt) {
|
||||||
|
const bool wback = false;
|
||||||
|
const bool postindex = false;
|
||||||
|
const size_t scale = size.ZeroExtend<size_t>();
|
||||||
|
const u64 offset = imm12.ZeroExtend<u64>() << scale;
|
||||||
|
|
||||||
|
return this->RegisterImmediate(wback, postindex, scale, offset, size, opc, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STURx_LDURx(Imm<2> size, Imm<2> opc, Imm<9> imm9, Reg Rn, Reg Rt) {
|
||||||
|
const bool wback = false;
|
||||||
|
const bool postindex = false;
|
||||||
|
const size_t scale = size.ZeroExtend<size_t>();
|
||||||
|
const u64 offset = imm9.SignExtend<u64>();
|
||||||
|
|
||||||
|
return this->RegisterImmediate(wback, postindex, scale, offset, size, opc, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::SIMDImmediate(bool wback, bool postindex, size_t scale, u64 offset,
|
||||||
|
MemOp memop, Reg Rn, Vec Vt) {
|
||||||
|
const size_t datasize = 8 << scale;
|
||||||
|
|
||||||
|
u64 address;
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
address = this->GetSp();
|
||||||
|
} else {
|
||||||
|
address = this->GetReg(Rn);
|
||||||
|
}
|
||||||
|
|
||||||
|
if (!postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
u128 data = VectorGetElement(this->GetVec(Vt), datasize);
|
||||||
|
m_memory.WriteBlock(address, &data, datasize / 8);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u128 data{};
|
||||||
|
m_memory.ReadBlock(address, &data, datasize);
|
||||||
|
this->SetVec(Vt, data);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
default:
|
||||||
|
UNREACHABLE();
|
||||||
|
}
|
||||||
|
|
||||||
|
if (wback) {
|
||||||
|
if (postindex) {
|
||||||
|
address += offset;
|
||||||
|
}
|
||||||
|
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
this->SetSp(address);
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rn, address);
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STR_imm_fpsimd_1(Imm<2> size, Imm<1> opc_1, Imm<9> imm9,
|
||||||
|
bool not_postindex, Reg Rn, Vec Vt) {
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool wback = true;
|
||||||
|
const bool postindex = !not_postindex;
|
||||||
|
const u64 offset = imm9.SignExtend<u64>();
|
||||||
|
|
||||||
|
return this->SIMDImmediate(wback, postindex, scale, offset, MemOp::Store, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STR_imm_fpsimd_2(Imm<2> size, Imm<1> opc_1, Imm<12> imm12, Reg Rn,
|
||||||
|
Vec Vt) {
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool wback = false;
|
||||||
|
const bool postindex = false;
|
||||||
|
const u64 offset = imm12.ZeroExtend<u64>() << scale;
|
||||||
|
|
||||||
|
return this->SIMDImmediate(wback, postindex, scale, offset, MemOp::Store, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDR_imm_fpsimd_1(Imm<2> size, Imm<1> opc_1, Imm<9> imm9,
|
||||||
|
bool not_postindex, Reg Rn, Vec Vt) {
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool wback = true;
|
||||||
|
const bool postindex = !not_postindex;
|
||||||
|
const u64 offset = imm9.SignExtend<u64>();
|
||||||
|
|
||||||
|
return this->SIMDImmediate(wback, postindex, scale, offset, MemOp::Load, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDR_imm_fpsimd_2(Imm<2> size, Imm<1> opc_1, Imm<12> imm12, Reg Rn,
|
||||||
|
Vec Vt) {
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool wback = false;
|
||||||
|
const bool postindex = false;
|
||||||
|
const u64 offset = imm12.ZeroExtend<u64>() << scale;
|
||||||
|
|
||||||
|
return this->SIMDImmediate(wback, postindex, scale, offset, MemOp::Load, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STUR_fpsimd(Imm<2> size, Imm<1> opc_1, Imm<9> imm9, Reg Rn, Vec Vt) {
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool wback = false;
|
||||||
|
const bool postindex = false;
|
||||||
|
const u64 offset = imm9.SignExtend<u64>();
|
||||||
|
|
||||||
|
return this->SIMDImmediate(wback, postindex, scale, offset, MemOp::Store, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDUR_fpsimd(Imm<2> size, Imm<1> opc_1, Imm<9> imm9, Reg Rn, Vec Vt) {
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
|
||||||
|
const bool wback = false;
|
||||||
|
const bool postindex = false;
|
||||||
|
const u64 offset = imm9.SignExtend<u64>();
|
||||||
|
|
||||||
|
return this->SIMDImmediate(wback, postindex, scale, offset, MemOp::Load, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::RegisterOffset(size_t scale, u8 shift, Imm<2> size, Imm<1> opc_1,
|
||||||
|
Imm<1> opc_0, Reg Rm, Imm<3> option, Reg Rn, Reg Rt) {
|
||||||
|
MemOp memop;
|
||||||
|
size_t regsize = 64;
|
||||||
|
bool signed_ = false;
|
||||||
|
|
||||||
|
if (opc_1 == 0) {
|
||||||
|
memop = opc_0 == 1 ? MemOp::Load : MemOp::Store;
|
||||||
|
regsize = size == 0b11 ? 64 : 32;
|
||||||
|
signed_ = false;
|
||||||
|
} else if (size == 0b11) {
|
||||||
|
memop = MemOp::Prefetch;
|
||||||
|
if (opc_0 == 1) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
} else {
|
||||||
|
memop = MemOp::Load;
|
||||||
|
if (size == 0b10 && opc_0 == 1) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
regsize = opc_0 == 1 ? 32 : 64;
|
||||||
|
signed_ = true;
|
||||||
|
}
|
||||||
|
|
||||||
|
const size_t datasize = 8 << scale;
|
||||||
|
|
||||||
|
// Operation
|
||||||
|
const u64 offset = this->ExtendReg(64, Rm, option, shift);
|
||||||
|
|
||||||
|
u64 address;
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
address = this->GetSp();
|
||||||
|
} else {
|
||||||
|
address = this->GetReg(Rn);
|
||||||
|
}
|
||||||
|
address += offset;
|
||||||
|
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
u64 data = this->GetReg(Rt);
|
||||||
|
m_memory.WriteBlock(address, &data, datasize / 8);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u64 data = 0;
|
||||||
|
m_memory.ReadBlock(address, &data, datasize / 8);
|
||||||
|
if (signed_) {
|
||||||
|
this->SetReg(Rt, SignExtend(data, datasize, regsize));
|
||||||
|
} else {
|
||||||
|
this->SetReg(Rt, data);
|
||||||
|
}
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Prefetch:
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STRx_reg(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S, Reg Rn,
|
||||||
|
Reg Rt) {
|
||||||
|
const Imm<1> opc_0{0};
|
||||||
|
const size_t scale = size.ZeroExtend<size_t>();
|
||||||
|
const u8 shift = S ? static_cast<u8>(scale) : 0;
|
||||||
|
if (!option.Bit<1>()) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
return this->RegisterOffset(scale, shift, size, opc_1, opc_0, Rm, option, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDRx_reg(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S, Reg Rn,
|
||||||
|
Reg Rt) {
|
||||||
|
const Imm<1> opc_0{1};
|
||||||
|
const size_t scale = size.ZeroExtend<size_t>();
|
||||||
|
const u8 shift = S ? static_cast<u8>(scale) : 0;
|
||||||
|
if (!option.Bit<1>()) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
return this->RegisterOffset(scale, shift, size, opc_1, opc_0, Rm, option, Rn, Rt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::SIMDOffset(size_t scale, u8 shift, Imm<1> opc_0, Reg Rm, Imm<3> option,
|
||||||
|
Reg Rn, Vec Vt) {
|
||||||
|
const auto memop = opc_0 == 1 ? MemOp::Load : MemOp::Store;
|
||||||
|
const size_t datasize = 8 << scale;
|
||||||
|
|
||||||
|
// Operation
|
||||||
|
const u64 offset = this->ExtendReg(64, Rm, option, shift);
|
||||||
|
|
||||||
|
u64 address;
|
||||||
|
if (Rn == Reg::SP) {
|
||||||
|
address = this->GetSp();
|
||||||
|
} else {
|
||||||
|
address = this->GetReg(Rn);
|
||||||
|
}
|
||||||
|
address += offset;
|
||||||
|
|
||||||
|
switch (memop) {
|
||||||
|
case MemOp::Store: {
|
||||||
|
u128 data = VectorGetElement(this->GetVec(Vt), datasize);
|
||||||
|
m_memory.WriteBlock(address, &data, datasize / 8);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
case MemOp::Load: {
|
||||||
|
u128 data{};
|
||||||
|
m_memory.ReadBlock(address, &data, datasize / 8);
|
||||||
|
this->SetVec(Vt, data);
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
default:
|
||||||
|
UNREACHABLE();
|
||||||
|
}
|
||||||
|
|
||||||
|
return true;
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::STR_reg_fpsimd(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S,
|
||||||
|
Reg Rn, Vec Vt) {
|
||||||
|
const Imm<1> opc_0{0};
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
const u8 shift = S ? static_cast<u8>(scale) : 0;
|
||||||
|
if (!option.Bit<1>()) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
return this->SIMDOffset(scale, shift, opc_0, Rm, option, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
bool InterpreterVisitor::LDR_reg_fpsimd(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S,
|
||||||
|
Reg Rn, Vec Vt) {
|
||||||
|
const Imm<1> opc_0{1};
|
||||||
|
const size_t scale = Dynarmic::concatenate(opc_1, size).ZeroExtend<size_t>();
|
||||||
|
if (scale > 4) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
const u8 shift = S ? static_cast<u8>(scale) : 0;
|
||||||
|
if (!option.Bit<1>()) {
|
||||||
|
// Unallocated encoding
|
||||||
|
return false;
|
||||||
|
}
|
||||||
|
return this->SIMDOffset(scale, shift, opc_0, Rm, option, Rn, Vt);
|
||||||
|
}
|
||||||
|
|
||||||
|
std::optional<u64> MatchAndExecuteOneInstruction(Core::Memory::Memory& memory, mcontext_t* context,
|
||||||
|
fpsimd_context* fpsimd_context) {
|
||||||
|
// Construct the interpreter.
|
||||||
|
std::span<u64, 31> regs(reinterpret_cast<u64*>(context->regs), 31);
|
||||||
|
std::span<u128, 32> vregs(reinterpret_cast<u128*>(fpsimd_context->vregs), 32);
|
||||||
|
u64& sp = *reinterpret_cast<u64*>(&context->sp);
|
||||||
|
const u64& pc = *reinterpret_cast<u64*>(&context->pc);
|
||||||
|
|
||||||
|
InterpreterVisitor visitor(memory, regs, vregs, sp, pc);
|
||||||
|
|
||||||
|
// Read the instruction at the program counter.
|
||||||
|
u32 instruction = memory.Read32(pc);
|
||||||
|
bool was_executed = false;
|
||||||
|
|
||||||
|
// Interpret the instruction.
|
||||||
|
if (auto decoder = Dynarmic::A64::Decode<VisitorBase>(instruction)) {
|
||||||
|
was_executed = decoder->get().call(visitor, instruction);
|
||||||
|
} else {
|
||||||
|
LOG_ERROR(Core_ARM, "Unallocated encoding: {:#x}", instruction);
|
||||||
|
}
|
||||||
|
|
||||||
|
if (was_executed) {
|
||||||
|
return pc + 4;
|
||||||
|
}
|
||||||
|
|
||||||
|
return std::nullopt;
|
||||||
|
}
|
||||||
|
|
||||||
|
} // namespace Core
|
||||||
@ -0,0 +1,103 @@
|
|||||||
|
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|
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// SPDX-FileCopyrightText: Copyright 2023 merryhime <https://mary.rs>
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// SPDX-License-Identifier: GPL-2.0-or-later
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#pragma once
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#include <signal.h>
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#include <unistd.h>
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#include "core/arm/nce/visitor_base.h"
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namespace Core {
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namespace Memory {
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class Memory;
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}
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class InterpreterVisitor final : public VisitorBase {
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public:
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explicit InterpreterVisitor(Core::Memory::Memory& memory, std::span<u64, 31> regs,
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std::span<u128, 32> fpsimd_regs, u64& sp, const u64& pc)
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: m_memory(memory), m_regs(regs), m_fpsimd_regs(fpsimd_regs), m_sp(sp), m_pc(pc) {}
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~InterpreterVisitor() override = default;
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enum class MemOp {
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Load,
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Store,
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Prefetch,
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};
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u128 GetVec(Vec v);
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u64 GetReg(Reg r);
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u64 GetSp();
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u64 GetPc();
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void SetVec(Vec v, u128 value);
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void SetReg(Reg r, u64 value);
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void SetSp(u64 value);
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u64 ExtendReg(size_t bitsize, Reg reg, Imm<3> option, u8 shift);
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// Loads and stores - Load/Store Exclusive
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bool Ordered(size_t size, bool L, bool o0, Reg Rn, Reg Rt);
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bool STLLR(Imm<2> size, Reg Rn, Reg Rt) override;
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bool STLR(Imm<2> size, Reg Rn, Reg Rt) override;
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bool LDLAR(Imm<2> size, Reg Rn, Reg Rt) override;
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bool LDAR(Imm<2> size, Reg Rn, Reg Rt) override;
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// Loads and stores - Load register (literal)
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bool LDR_lit_gen(bool opc_0, Imm<19> imm19, Reg Rt) override;
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bool LDR_lit_fpsimd(Imm<2> opc, Imm<19> imm19, Vec Vt) override;
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// Loads and stores - Load/Store register pair
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bool STP_LDP_gen(Imm<2> opc, bool not_postindex, bool wback, Imm<1> L, Imm<7> imm7, Reg Rt2,
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Reg Rn, Reg Rt) override;
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bool STP_LDP_fpsimd(Imm<2> opc, bool not_postindex, bool wback, Imm<1> L, Imm<7> imm7, Vec Vt2,
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Reg Rn, Vec Vt) override;
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// Loads and stores - Load/Store register (immediate)
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bool RegisterImmediate(bool wback, bool postindex, size_t scale, u64 offset, Imm<2> size,
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Imm<2> opc, Reg Rn, Reg Rt);
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bool STRx_LDRx_imm_1(Imm<2> size, Imm<2> opc, Imm<9> imm9, bool not_postindex, Reg Rn,
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Reg Rt) override;
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bool STRx_LDRx_imm_2(Imm<2> size, Imm<2> opc, Imm<12> imm12, Reg Rn, Reg Rt) override;
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bool STURx_LDURx(Imm<2> size, Imm<2> opc, Imm<9> imm9, Reg Rn, Reg Rt) override;
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bool SIMDImmediate(bool wback, bool postindex, size_t scale, u64 offset, MemOp memop, Reg Rn,
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Vec Vt);
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bool STR_imm_fpsimd_1(Imm<2> size, Imm<1> opc_1, Imm<9> imm9, bool not_postindex, Reg Rn,
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Vec Vt) override;
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bool STR_imm_fpsimd_2(Imm<2> size, Imm<1> opc_1, Imm<12> imm12, Reg Rn, Vec Vt) override;
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bool LDR_imm_fpsimd_1(Imm<2> size, Imm<1> opc_1, Imm<9> imm9, bool not_postindex, Reg Rn,
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Vec Vt) override;
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bool LDR_imm_fpsimd_2(Imm<2> size, Imm<1> opc_1, Imm<12> imm12, Reg Rn, Vec Vt) override;
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bool STUR_fpsimd(Imm<2> size, Imm<1> opc_1, Imm<9> imm9, Reg Rn, Vec Vt) override;
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bool LDUR_fpsimd(Imm<2> size, Imm<1> opc_1, Imm<9> imm9, Reg Rn, Vec Vt) override;
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// Loads and stores - Load/Store register (register offset)
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bool RegisterOffset(size_t scale, u8 shift, Imm<2> size, Imm<1> opc_1, Imm<1> opc_0, Reg Rm,
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Imm<3> option, Reg Rn, Reg Rt);
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bool STRx_reg(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S, Reg Rn,
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Reg Rt) override;
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bool LDRx_reg(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S, Reg Rn,
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Reg Rt) override;
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bool SIMDOffset(size_t scale, u8 shift, Imm<1> opc_0, Reg Rm, Imm<3> option, Reg Rn, Vec Vt);
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bool STR_reg_fpsimd(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S, Reg Rn,
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Vec Vt) override;
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bool LDR_reg_fpsimd(Imm<2> size, Imm<1> opc_1, Reg Rm, Imm<3> option, bool S, Reg Rn,
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Vec Vt) override;
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private:
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Core::Memory::Memory& m_memory;
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std::span<u64, 31> m_regs;
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std::span<u128, 32> m_fpsimd_regs;
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u64& m_sp;
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const u64& m_pc;
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};
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std::optional<u64> MatchAndExecuteOneInstruction(Core::Memory::Memory& memory, mcontext_t* context,
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|
fpsimd_context* fpsimd_context);
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} // namespace Core
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